[ARM] Commit approaved testcases missed in previous commit

2015-06-03  Matthew Wahab  <matthew.wahab@arm.com>

	* gas/arm/armv8-a+rdma.d: New.
	* gas/arm/armv8-a+rdma.s: New.
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Matthew Wahab 2015-06-03 10:52:34 +01:00 committed by Jiong Wang
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commit f277626b45
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@ -1,3 +1,8 @@
2015-06-03 Matthew Wahab <matthew.wahab@arm.com>
* gas/arm/armv8-a+rdma.d: New.
* gas/arm/armv8-a+rdma.s: New.
2015-06-02 Matthew Wahab <matthew.wahab@arm.com>
* gas/arm/armv8-a+pan.d: New.

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@ -0,0 +1,77 @@
#name: Valid v8-a+rdma
#objdump: -dr
#skip: *-*-*coff *-*-pe *-*-wince *-*-*aout* *-*-netbsd
.*: +file format .*arm.*
Disassembly of section .text:
00000000 <.*>:
0: f3110b12 vqrdmlah.s16 d0, d1, d2
4: f3120b54 vqrdmlah.s16 q0, q1, q2
8: f3210b12 vqrdmlah.s32 d0, d1, d2
c: f3220b54 vqrdmlah.s32 q0, q1, q2
10: f3110c12 vqrdmlsh.s16 d0, d1, d2
14: f3120c54 vqrdmlsh.s16 q0, q1, q2
18: f3210c12 vqrdmlsh.s32 d0, d1, d2
1c: f3220c54 vqrdmlsh.s32 q0, q1, q2
20: f2910e42 vqrdmlah.s16 d0, d1, d2\[0\]
24: f2910e4a vqrdmlah.s16 d0, d1, d2\[1\]
28: f2910e62 vqrdmlah.s16 d0, d1, d2\[2\]
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30: f3920e42 vqrdmlah.s16 q0, q1, d2\[0\]
34: f3920e4a vqrdmlah.s16 q0, q1, d2\[1\]
38: f3920e62 vqrdmlah.s16 q0, q1, d2\[2\]
3c: f3920e6a vqrdmlah.s16 q0, q1, d2\[3\]
40: f2a10e42 vqrdmlah.s32 d0, d1, d2\[0\]
44: f2a10e62 vqrdmlah.s32 d0, d1, d2\[1\]
48: f3a20e42 vqrdmlah.s32 q0, q1, d2\[0\]
4c: f3a20e62 vqrdmlah.s32 q0, q1, d2\[1\]
50: f2910f42 vqrdmlsh.s16 d0, d1, d2\[0\]
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00000080 <.*>:
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View File

@ -0,0 +1,60 @@
.syntax unified
.text
.arch armv8-a
.arch_extension rdma
.macro vect_inst I T R
\I\().\T \R\()0, \R\()1, \R\()2
.endm
.macro scalar_inst I T R N
\I\().\T \R\()0, \R\()1, d\()2[\N\()]
.endm
.text
.arm
A1:
.irp inst, vqrdmlah, vqrdmlsh
.irp type, s16, s32
.irp reg, d, q
vect_inst \inst \type \reg
.endr
.endr
.endr
.irp inst, vqrdmlah, vqrdmlsh
.irp reg, d, q
.irp idx, 0, 1, 2, 3
scalar_inst \inst s16 \reg \idx
.endr
.endr
.irp reg, d, q
.irp idx, 0, 1
scalar_inst \inst s32 \reg \idx
.endr
.endr
.endr
.text
.thumb
T1:
.irp inst, vqrdmlah, vqrdmlsh
.irp type, s16, s32
.irp reg, d, q
vect_inst \inst \type \reg
.endr
.endr
.endr
.irp inst, vqrdmlah, vqrdmlsh
.irp reg, d, q
.irp idx, 0, 1, 2, 3
scalar_inst \inst s16 \reg \idx
.endr
.endr
.irp reg, d, q
.irp idx, 0, 1
scalar_inst \inst s32 \reg \idx
.endr
.endr
.endr