sparc: perf: Add support M7 processor
The M7 processor has a different hypervisor group id and different PCR fast trap values. PIC read/write functions and PCR bit fields are the same as the T4 so those are reused. Signed-off-by: David Ahern <david.ahern@oracle.com> Acked-by: Bob Picco <bob.picco@oracle.com> Signed-off-by: David S. Miller <davem@davemloft.net>
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b5aff55d89
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@ -2957,6 +2957,17 @@ unsigned long sun4v_t5_set_perfreg(unsigned long reg_num,
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unsigned long reg_val);
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unsigned long reg_val);
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#endif
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#endif
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#define HV_FAST_M7_GET_PERFREG 0x43
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#define HV_FAST_M7_SET_PERFREG 0x44
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#ifndef __ASSEMBLY__
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unsigned long sun4v_m7_get_perfreg(unsigned long reg_num,
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unsigned long *reg_val);
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unsigned long sun4v_m7_set_perfreg(unsigned long reg_num,
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unsigned long reg_val);
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#endif
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/* Function numbers for HV_CORE_TRAP. */
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/* Function numbers for HV_CORE_TRAP. */
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#define HV_CORE_SET_VER 0x00
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#define HV_CORE_SET_VER 0x00
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#define HV_CORE_PUTCHAR 0x01
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#define HV_CORE_PUTCHAR 0x01
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||||||
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@ -2981,6 +2992,7 @@ unsigned long sun4v_t5_set_perfreg(unsigned long reg_num,
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#define HV_GRP_SDIO 0x0108
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#define HV_GRP_SDIO 0x0108
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||||||
#define HV_GRP_SDIO_ERR 0x0109
|
#define HV_GRP_SDIO_ERR 0x0109
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||||||
#define HV_GRP_REBOOT_DATA 0x0110
|
#define HV_GRP_REBOOT_DATA 0x0110
|
||||||
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#define HV_GRP_M7_PERF 0x0114
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||||||
#define HV_GRP_NIAG_PERF 0x0200
|
#define HV_GRP_NIAG_PERF 0x0200
|
||||||
#define HV_GRP_FIRE_PERF 0x0201
|
#define HV_GRP_FIRE_PERF 0x0201
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||||||
#define HV_GRP_N2_CPU 0x0202
|
#define HV_GRP_N2_CPU 0x0202
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||||||
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@ -48,6 +48,7 @@ static struct api_info api_table[] = {
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{ .group = HV_GRP_VT_CPU, },
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{ .group = HV_GRP_VT_CPU, },
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||||||
{ .group = HV_GRP_T5_CPU, },
|
{ .group = HV_GRP_T5_CPU, },
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||||||
{ .group = HV_GRP_DIAG, .flags = FLAG_PRE_API },
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{ .group = HV_GRP_DIAG, .flags = FLAG_PRE_API },
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||||||
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{ .group = HV_GRP_M7_PERF, },
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};
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};
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static DEFINE_SPINLOCK(hvapi_lock);
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static DEFINE_SPINLOCK(hvapi_lock);
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||||||
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@ -837,3 +837,19 @@ ENTRY(sun4v_t5_set_perfreg)
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retl
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retl
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nop
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nop
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ENDPROC(sun4v_t5_set_perfreg)
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ENDPROC(sun4v_t5_set_perfreg)
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ENTRY(sun4v_m7_get_perfreg)
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mov %o1, %o4
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mov HV_FAST_M7_GET_PERFREG, %o5
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ta HV_FAST_TRAP
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stx %o1, [%o4]
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retl
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||||||
|
nop
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||||||
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ENDPROC(sun4v_m7_get_perfreg)
|
||||||
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||||||
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ENTRY(sun4v_m7_set_perfreg)
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||||||
|
mov HV_FAST_M7_SET_PERFREG, %o5
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||||||
|
ta HV_FAST_TRAP
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||||||
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retl
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||||||
|
nop
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||||||
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ENDPROC(sun4v_m7_set_perfreg)
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@ -217,6 +217,31 @@ static const struct pcr_ops n5_pcr_ops = {
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||||||
.pcr_nmi_disable = PCR_N4_PICNPT,
|
.pcr_nmi_disable = PCR_N4_PICNPT,
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||||||
};
|
};
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||||||
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static u64 m7_pcr_read(unsigned long reg_num)
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{
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unsigned long val;
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(void) sun4v_m7_get_perfreg(reg_num, &val);
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return val;
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}
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static void m7_pcr_write(unsigned long reg_num, u64 val)
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{
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(void) sun4v_m7_set_perfreg(reg_num, val);
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||||||
|
}
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static const struct pcr_ops m7_pcr_ops = {
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.read_pcr = m7_pcr_read,
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||||||
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.write_pcr = m7_pcr_write,
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||||||
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.read_pic = n4_pic_read,
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||||||
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.write_pic = n4_pic_write,
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||||||
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.nmi_picl_value = n4_picl_value,
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||||||
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.pcr_nmi_enable = (PCR_N4_PICNPT | PCR_N4_STRACE |
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||||||
|
PCR_N4_UTRACE | PCR_N4_TOE |
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||||||
|
(26 << PCR_N4_SL_SHIFT)),
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||||||
|
.pcr_nmi_disable = PCR_N4_PICNPT,
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||||||
|
};
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||||||
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static unsigned long perf_hsvc_group;
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static unsigned long perf_hsvc_group;
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||||||
static unsigned long perf_hsvc_major;
|
static unsigned long perf_hsvc_major;
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||||||
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@ -248,6 +273,10 @@ static int __init register_perf_hsvc(void)
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||||||
perf_hsvc_group = HV_GRP_T5_CPU;
|
perf_hsvc_group = HV_GRP_T5_CPU;
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||||||
break;
|
break;
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||||||
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||||||
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case SUN4V_CHIP_SPARC_M7:
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perf_hsvc_group = HV_GRP_M7_PERF;
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|
break;
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default:
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default:
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||||||
return -ENODEV;
|
return -ENODEV;
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}
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}
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@ -293,6 +322,10 @@ static int __init setup_sun4v_pcr_ops(void)
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pcr_ops = &n5_pcr_ops;
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pcr_ops = &n5_pcr_ops;
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||||||
break;
|
break;
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||||||
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||||||
|
case SUN4V_CHIP_SPARC_M7:
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||||||
|
pcr_ops = &m7_pcr_ops;
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||||||
|
break;
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||||||
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default:
|
default:
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ret = -ENODEV;
|
ret = -ENODEV;
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||||||
break;
|
break;
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||||||
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@ -792,6 +792,42 @@ static const struct sparc_pmu niagara4_pmu = {
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.num_pic_regs = 4,
|
.num_pic_regs = 4,
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||||||
};
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};
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static void sparc_m7_write_pmc(int idx, u64 val)
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{
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u64 pcr;
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pcr = pcr_ops->read_pcr(idx);
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/* ensure ov and ntc are reset */
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pcr &= ~(PCR_N4_OV | PCR_N4_NTC);
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||||||
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pcr_ops->write_pic(idx, val & 0xffffffff);
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|
pcr_ops->write_pcr(idx, pcr);
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|
}
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static const struct sparc_pmu sparc_m7_pmu = {
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.event_map = niagara4_event_map,
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.cache_map = &niagara4_cache_map,
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.max_events = ARRAY_SIZE(niagara4_perfmon_event_map),
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.read_pmc = sparc_vt_read_pmc,
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.write_pmc = sparc_m7_write_pmc,
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.upper_shift = 5,
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||||||
|
.lower_shift = 5,
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||||||
|
.event_mask = 0x7ff,
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.user_bit = PCR_N4_UTRACE,
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.priv_bit = PCR_N4_STRACE,
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/* We explicitly don't support hypervisor tracing. */
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.hv_bit = 0,
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.irq_bit = PCR_N4_TOE,
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.upper_nop = 0,
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|
.lower_nop = 0,
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|
.flags = 0,
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||||||
|
.max_hw_events = 4,
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|
.num_pcrs = 4,
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||||||
|
.num_pic_regs = 4,
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||||||
|
};
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||||||
static const struct sparc_pmu *sparc_pmu __read_mostly;
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static const struct sparc_pmu *sparc_pmu __read_mostly;
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||||||
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||||||
static u64 event_encoding(u64 event_id, int idx)
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static u64 event_encoding(u64 event_id, int idx)
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||||||
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@ -1658,6 +1694,10 @@ static bool __init supported_pmu(void)
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sparc_pmu = &niagara4_pmu;
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sparc_pmu = &niagara4_pmu;
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||||||
return true;
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return true;
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||||||
}
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}
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|
if (!strcmp(sparc_pmu_type, "sparc-m7")) {
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sparc_pmu = &sparc_m7_pmu;
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||||||
|
return true;
|
||||||
|
}
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||||||
return false;
|
return false;
|
||||||
}
|
}
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