target/arm: Decode aa64 armv8.3 fcadd
Reviewed-by: Alex Bennée <alex.bennee@linaro.org> Signed-off-by: Richard Henderson <richard.henderson@linaro.org> Message-id: 20180228193125.20577-12-richard.henderson@linaro.org Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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0438f0372a
commit
1695cd61b0
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@ -578,6 +578,13 @@ DEF_HELPER_FLAGS_5(gvec_qrdmlah_s32, TCG_CALL_NO_RWG,
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||||||
DEF_HELPER_FLAGS_5(gvec_qrdmlsh_s32, TCG_CALL_NO_RWG,
|
DEF_HELPER_FLAGS_5(gvec_qrdmlsh_s32, TCG_CALL_NO_RWG,
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||||||
void, ptr, ptr, ptr, ptr, i32)
|
void, ptr, ptr, ptr, ptr, i32)
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||||||
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||||||
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DEF_HELPER_FLAGS_5(gvec_fcaddh, TCG_CALL_NO_RWG,
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||||||
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void, ptr, ptr, ptr, ptr, i32)
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||||||
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DEF_HELPER_FLAGS_5(gvec_fcadds, TCG_CALL_NO_RWG,
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||||||
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void, ptr, ptr, ptr, ptr, i32)
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||||||
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DEF_HELPER_FLAGS_5(gvec_fcaddd, TCG_CALL_NO_RWG,
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||||||
|
void, ptr, ptr, ptr, ptr, i32)
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||||||
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||||||
#ifdef TARGET_AARCH64
|
#ifdef TARGET_AARCH64
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#include "helper-a64.h"
|
#include "helper-a64.h"
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||||||
#endif
|
#endif
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||||||
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@ -713,6 +713,21 @@ static void gen_gvec_op3_env(DisasContext *s, bool is_q, int rd,
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||||||
is_q ? 16 : 8, vec_full_reg_size(s), 0, fn);
|
is_q ? 16 : 8, vec_full_reg_size(s), 0, fn);
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||||||
}
|
}
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||||||
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||||||
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/* Expand a 3-operand + fpstatus pointer + simd data value operation using
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* an out-of-line helper.
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*/
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static void gen_gvec_op3_fpst(DisasContext *s, bool is_q, int rd, int rn,
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int rm, bool is_fp16, int data,
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||||||
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gen_helper_gvec_3_ptr *fn)
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||||||
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{
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||||||
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TCGv_ptr fpst = get_fpstatus_ptr(is_fp16);
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tcg_gen_gvec_3_ptr(vec_full_reg_offset(s, rd),
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||||||
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vec_full_reg_offset(s, rn),
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||||||
|
vec_full_reg_offset(s, rm), fpst,
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||||||
|
is_q ? 16 : 8, vec_full_reg_size(s), data, fn);
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||||||
|
tcg_temp_free_ptr(fpst);
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||||||
|
}
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||||||
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||||||
/* Set ZF and NF based on a 64 bit result. This is alas fiddlier
|
/* Set ZF and NF based on a 64 bit result. This is alas fiddlier
|
||||||
* than the 32 bit equivalent.
|
* than the 32 bit equivalent.
|
||||||
*/
|
*/
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||||||
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@ -10816,7 +10831,7 @@ static void disas_simd_three_reg_same_extra(DisasContext *s, uint32_t insn)
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||||||
int size = extract32(insn, 22, 2);
|
int size = extract32(insn, 22, 2);
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||||||
bool u = extract32(insn, 29, 1);
|
bool u = extract32(insn, 29, 1);
|
||||||
bool is_q = extract32(insn, 30, 1);
|
bool is_q = extract32(insn, 30, 1);
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||||||
int feature;
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int feature, rot;
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||||||
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||||||
switch (u * 16 + opcode) {
|
switch (u * 16 + opcode) {
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||||||
case 0x10: /* SQRDMLAH (vector) */
|
case 0x10: /* SQRDMLAH (vector) */
|
||||||
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@ -10827,6 +10842,16 @@ static void disas_simd_three_reg_same_extra(DisasContext *s, uint32_t insn)
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||||||
}
|
}
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||||||
feature = ARM_FEATURE_V8_RDM;
|
feature = ARM_FEATURE_V8_RDM;
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||||||
break;
|
break;
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||||||
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case 0xc: /* FCADD, #90 */
|
||||||
|
case 0xe: /* FCADD, #270 */
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||||||
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if (size == 0
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||||||
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|| (size == 1 && !arm_dc_feature(s, ARM_FEATURE_V8_FP16))
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||||||
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|| (size == 3 && !is_q)) {
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||||||
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unallocated_encoding(s);
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||||||
|
return;
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||||||
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}
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||||||
|
feature = ARM_FEATURE_V8_FCMA;
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||||||
|
break;
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||||||
default:
|
default:
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||||||
unallocated_encoding(s);
|
unallocated_encoding(s);
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||||||
return;
|
return;
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||||||
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@ -10866,6 +10891,27 @@ static void disas_simd_three_reg_same_extra(DisasContext *s, uint32_t insn)
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||||||
}
|
}
|
||||||
return;
|
return;
|
||||||
|
|
||||||
|
case 0xc: /* FCADD, #90 */
|
||||||
|
case 0xe: /* FCADD, #270 */
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||||||
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rot = extract32(opcode, 1, 1);
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||||||
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switch (size) {
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||||||
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case 1:
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gen_gvec_op3_fpst(s, is_q, rd, rn, rm, size == 1, rot,
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|
gen_helper_gvec_fcaddh);
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||||||
|
break;
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||||||
|
case 2:
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||||||
|
gen_gvec_op3_fpst(s, is_q, rd, rn, rm, size == 1, rot,
|
||||||
|
gen_helper_gvec_fcadds);
|
||||||
|
break;
|
||||||
|
case 3:
|
||||||
|
gen_gvec_op3_fpst(s, is_q, rd, rn, rm, size == 1, rot,
|
||||||
|
gen_helper_gvec_fcaddd);
|
||||||
|
break;
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||||||
|
default:
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||||||
|
g_assert_not_reached();
|
||||||
|
}
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||||||
|
return;
|
||||||
|
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||||||
default:
|
default:
|
||||||
g_assert_not_reached();
|
g_assert_not_reached();
|
||||||
}
|
}
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||||||
|
|
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@ -22,8 +22,21 @@
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||||||
#include "exec/exec-all.h"
|
#include "exec/exec-all.h"
|
||||||
#include "exec/helper-proto.h"
|
#include "exec/helper-proto.h"
|
||||||
#include "tcg/tcg-gvec-desc.h"
|
#include "tcg/tcg-gvec-desc.h"
|
||||||
|
#include "fpu/softfloat.h"
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||||||
|
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||||||
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||||||
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/* Note that vector data is stored in host-endian 64-bit chunks,
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|
so addressing units smaller than that needs a host-endian fixup. */
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#ifdef HOST_WORDS_BIGENDIAN
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#define H1(x) ((x) ^ 7)
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||||||
|
#define H2(x) ((x) ^ 3)
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||||||
|
#define H4(x) ((x) ^ 1)
|
||||||
|
#else
|
||||||
|
#define H1(x) (x)
|
||||||
|
#define H2(x) (x)
|
||||||
|
#define H4(x) (x)
|
||||||
|
#endif
|
||||||
|
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||||||
#define SET_QC() env->vfp.xregs[ARM_VFP_FPSCR] |= CPSR_Q
|
#define SET_QC() env->vfp.xregs[ARM_VFP_FPSCR] |= CPSR_Q
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||||||
|
|
||||||
static void clear_tail(void *vd, uintptr_t opr_sz, uintptr_t max_sz)
|
static void clear_tail(void *vd, uintptr_t opr_sz, uintptr_t max_sz)
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||||||
|
@ -181,3 +194,87 @@ void HELPER(gvec_qrdmlsh_s32)(void *vd, void *vn, void *vm,
|
||||||
}
|
}
|
||||||
clear_tail(d, opr_sz, simd_maxsz(desc));
|
clear_tail(d, opr_sz, simd_maxsz(desc));
|
||||||
}
|
}
|
||||||
|
|
||||||
|
void HELPER(gvec_fcaddh)(void *vd, void *vn, void *vm,
|
||||||
|
void *vfpst, uint32_t desc)
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||||||
|
{
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||||||
|
uintptr_t opr_sz = simd_oprsz(desc);
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||||||
|
float16 *d = vd;
|
||||||
|
float16 *n = vn;
|
||||||
|
float16 *m = vm;
|
||||||
|
float_status *fpst = vfpst;
|
||||||
|
uint32_t neg_real = extract32(desc, SIMD_DATA_SHIFT, 1);
|
||||||
|
uint32_t neg_imag = neg_real ^ 1;
|
||||||
|
uintptr_t i;
|
||||||
|
|
||||||
|
/* Shift boolean to the sign bit so we can xor to negate. */
|
||||||
|
neg_real <<= 15;
|
||||||
|
neg_imag <<= 15;
|
||||||
|
|
||||||
|
for (i = 0; i < opr_sz / 2; i += 2) {
|
||||||
|
float16 e0 = n[H2(i)];
|
||||||
|
float16 e1 = m[H2(i + 1)] ^ neg_imag;
|
||||||
|
float16 e2 = n[H2(i + 1)];
|
||||||
|
float16 e3 = m[H2(i)] ^ neg_real;
|
||||||
|
|
||||||
|
d[H2(i)] = float16_add(e0, e1, fpst);
|
||||||
|
d[H2(i + 1)] = float16_add(e2, e3, fpst);
|
||||||
|
}
|
||||||
|
clear_tail(d, opr_sz, simd_maxsz(desc));
|
||||||
|
}
|
||||||
|
|
||||||
|
void HELPER(gvec_fcadds)(void *vd, void *vn, void *vm,
|
||||||
|
void *vfpst, uint32_t desc)
|
||||||
|
{
|
||||||
|
uintptr_t opr_sz = simd_oprsz(desc);
|
||||||
|
float32 *d = vd;
|
||||||
|
float32 *n = vn;
|
||||||
|
float32 *m = vm;
|
||||||
|
float_status *fpst = vfpst;
|
||||||
|
uint32_t neg_real = extract32(desc, SIMD_DATA_SHIFT, 1);
|
||||||
|
uint32_t neg_imag = neg_real ^ 1;
|
||||||
|
uintptr_t i;
|
||||||
|
|
||||||
|
/* Shift boolean to the sign bit so we can xor to negate. */
|
||||||
|
neg_real <<= 31;
|
||||||
|
neg_imag <<= 31;
|
||||||
|
|
||||||
|
for (i = 0; i < opr_sz / 4; i += 2) {
|
||||||
|
float32 e0 = n[H4(i)];
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||||||
|
float32 e1 = m[H4(i + 1)] ^ neg_imag;
|
||||||
|
float32 e2 = n[H4(i + 1)];
|
||||||
|
float32 e3 = m[H4(i)] ^ neg_real;
|
||||||
|
|
||||||
|
d[H4(i)] = float32_add(e0, e1, fpst);
|
||||||
|
d[H4(i + 1)] = float32_add(e2, e3, fpst);
|
||||||
|
}
|
||||||
|
clear_tail(d, opr_sz, simd_maxsz(desc));
|
||||||
|
}
|
||||||
|
|
||||||
|
void HELPER(gvec_fcaddd)(void *vd, void *vn, void *vm,
|
||||||
|
void *vfpst, uint32_t desc)
|
||||||
|
{
|
||||||
|
uintptr_t opr_sz = simd_oprsz(desc);
|
||||||
|
float64 *d = vd;
|
||||||
|
float64 *n = vn;
|
||||||
|
float64 *m = vm;
|
||||||
|
float_status *fpst = vfpst;
|
||||||
|
uint64_t neg_real = extract64(desc, SIMD_DATA_SHIFT, 1);
|
||||||
|
uint64_t neg_imag = neg_real ^ 1;
|
||||||
|
uintptr_t i;
|
||||||
|
|
||||||
|
/* Shift boolean to the sign bit so we can xor to negate. */
|
||||||
|
neg_real <<= 63;
|
||||||
|
neg_imag <<= 63;
|
||||||
|
|
||||||
|
for (i = 0; i < opr_sz / 8; i += 2) {
|
||||||
|
float64 e0 = n[i];
|
||||||
|
float64 e1 = m[i + 1] ^ neg_imag;
|
||||||
|
float64 e2 = n[i + 1];
|
||||||
|
float64 e3 = m[i] ^ neg_real;
|
||||||
|
|
||||||
|
d[i] = float64_add(e0, e1, fpst);
|
||||||
|
d[i + 1] = float64_add(e2, e3, fpst);
|
||||||
|
}
|
||||||
|
clear_tail(d, opr_sz, simd_maxsz(desc));
|
||||||
|
}
|
||||||
|
|
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