target/riscv: Implement AIA hvictl and hviprioX CSRs
The AIA hvictl and hviprioX CSRs allow hypervisor to control interrupts visible at VS-level. This patch implements AIA hvictl and hviprioX CSRs. Signed-off-by: Anup Patel <anup.patel@wdc.com> Signed-off-by: Anup Patel <anup@brainfault.org> Reviewed-by: Alistair Francis <alistair.francis@wdc.com> Reviewed-by: Frank Chang <frank.chang@sifive.com> Message-id: 20220204174700.534953-12-anup@brainfault.org [ Changes by AF: - Fix possible unintilised variable error in rmw_sie() ] Signed-off-by: Alistair Francis <alistair.francis@wdc.com>
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2b60239879
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@ -209,6 +209,7 @@ struct CPURISCVState {
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uint64_t htimedelta;
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/* Hypervisor controlled virtual interrupt priorities */
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target_ulong hvictl;
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uint8_t hviprio[64];
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/* Upper 64-bits of 128-bit CSRs */
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@ -512,6 +513,7 @@ static inline RISCVMXL riscv_cpu_mxl(CPURISCVState *env)
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return env->misa_mxl;
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}
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#endif
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#define riscv_cpu_mxl_bits(env) (1UL << (4 + riscv_cpu_mxl(env)))
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#if defined(TARGET_RISCV32)
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#define cpu_recompute_xl(env) ((void)(env), MXL_RV32)
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@ -234,6 +234,15 @@ static RISCVException pointer_masking(CPURISCVState *env, int csrno)
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return RISCV_EXCP_ILLEGAL_INST;
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}
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static int aia_hmode(CPURISCVState *env, int csrno)
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{
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if (!riscv_feature(env, RISCV_FEATURE_AIA)) {
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return RISCV_EXCP_ILLEGAL_INST;
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}
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return hmode(env, csrno);
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}
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static int aia_hmode32(CPURISCVState *env, int csrno)
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{
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if (!riscv_feature(env, RISCV_FEATURE_AIA)) {
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@ -1142,6 +1151,9 @@ static RISCVException rmw_sie64(CPURISCVState *env, int csrno,
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uint64_t mask = env->mideleg & S_MODE_INTERRUPTS;
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if (riscv_cpu_virt_enabled(env)) {
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if (env->hvictl & HVICTL_VTI) {
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return RISCV_EXCP_VIRT_INSTRUCTION_FAULT;
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}
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ret = rmw_vsie64(env, CSR_VSIE, ret_val, new_val, wr_mask);
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} else {
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ret = rmw_mie64(env, csrno, ret_val, new_val, wr_mask & mask);
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@ -1162,7 +1174,7 @@ static RISCVException rmw_sie(CPURISCVState *env, int csrno,
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RISCVException ret;
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ret = rmw_sie64(env, csrno, &rval, new_val, wr_mask);
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if (ret_val) {
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if (ret == RISCV_EXCP_NONE && ret_val) {
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*ret_val = rval;
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}
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@ -1355,6 +1367,9 @@ static RISCVException rmw_sip64(CPURISCVState *env, int csrno,
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uint64_t mask = env->mideleg & sip_writable_mask;
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if (riscv_cpu_virt_enabled(env)) {
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if (env->hvictl & HVICTL_VTI) {
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return RISCV_EXCP_VIRT_INSTRUCTION_FAULT;
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}
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ret = rmw_vsip64(env, CSR_VSIP, ret_val, new_val, wr_mask);
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} else {
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ret = rmw_mip64(env, csrno, ret_val, new_val, wr_mask & mask);
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@ -1741,6 +1756,110 @@ static RISCVException write_htimedeltah(CPURISCVState *env, int csrno,
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return RISCV_EXCP_NONE;
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}
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static int read_hvictl(CPURISCVState *env, int csrno, target_ulong *val)
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{
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*val = env->hvictl;
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return RISCV_EXCP_NONE;
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}
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static int write_hvictl(CPURISCVState *env, int csrno, target_ulong val)
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{
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env->hvictl = val & HVICTL_VALID_MASK;
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return RISCV_EXCP_NONE;
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}
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static int read_hvipriox(CPURISCVState *env, int first_index,
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uint8_t *iprio, target_ulong *val)
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{
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int i, irq, rdzero, num_irqs = 4 * (riscv_cpu_mxl_bits(env) / 32);
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/* First index has to be a multiple of number of irqs per register */
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if (first_index % num_irqs) {
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return (riscv_cpu_virt_enabled(env)) ?
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RISCV_EXCP_VIRT_INSTRUCTION_FAULT : RISCV_EXCP_ILLEGAL_INST;
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}
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/* Fill-up return value */
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*val = 0;
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for (i = 0; i < num_irqs; i++) {
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if (riscv_cpu_hviprio_index2irq(first_index + i, &irq, &rdzero)) {
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continue;
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}
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if (rdzero) {
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continue;
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}
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*val |= ((target_ulong)iprio[irq]) << (i * 8);
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}
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return RISCV_EXCP_NONE;
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}
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static int write_hvipriox(CPURISCVState *env, int first_index,
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uint8_t *iprio, target_ulong val)
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{
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int i, irq, rdzero, num_irqs = 4 * (riscv_cpu_mxl_bits(env) / 32);
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||||
/* First index has to be a multiple of number of irqs per register */
|
||||
if (first_index % num_irqs) {
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||||
return (riscv_cpu_virt_enabled(env)) ?
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||||
RISCV_EXCP_VIRT_INSTRUCTION_FAULT : RISCV_EXCP_ILLEGAL_INST;
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}
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/* Fill-up priority arrary */
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for (i = 0; i < num_irqs; i++) {
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if (riscv_cpu_hviprio_index2irq(first_index + i, &irq, &rdzero)) {
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continue;
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}
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if (rdzero) {
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iprio[irq] = 0;
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} else {
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iprio[irq] = (val >> (i * 8)) & 0xff;
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}
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}
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return RISCV_EXCP_NONE;
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}
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static int read_hviprio1(CPURISCVState *env, int csrno, target_ulong *val)
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{
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return read_hvipriox(env, 0, env->hviprio, val);
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}
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static int write_hviprio1(CPURISCVState *env, int csrno, target_ulong val)
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{
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return write_hvipriox(env, 0, env->hviprio, val);
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}
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static int read_hviprio1h(CPURISCVState *env, int csrno, target_ulong *val)
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{
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return read_hvipriox(env, 4, env->hviprio, val);
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}
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static int write_hviprio1h(CPURISCVState *env, int csrno, target_ulong val)
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{
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return write_hvipriox(env, 4, env->hviprio, val);
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||||
}
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static int read_hviprio2(CPURISCVState *env, int csrno, target_ulong *val)
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{
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return read_hvipriox(env, 8, env->hviprio, val);
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}
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static int write_hviprio2(CPURISCVState *env, int csrno, target_ulong val)
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{
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return write_hvipriox(env, 8, env->hviprio, val);
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}
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static int read_hviprio2h(CPURISCVState *env, int csrno, target_ulong *val)
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{
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return read_hvipriox(env, 12, env->hviprio, val);
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}
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static int write_hviprio2h(CPURISCVState *env, int csrno, target_ulong val)
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{
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return write_hvipriox(env, 12, env->hviprio, val);
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}
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/* Virtual CSR Registers */
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static RISCVException read_vsstatus(CPURISCVState *env, int csrno,
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target_ulong *val)
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@ -2534,9 +2653,16 @@ riscv_csr_operations csr_ops[CSR_TABLE_SIZE] = {
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[CSR_MTVAL2] = { "mtval2", hmode, read_mtval2, write_mtval2 },
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[CSR_MTINST] = { "mtinst", hmode, read_mtinst, write_mtinst },
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/* Virtual Interrupts and Interrupt Priorities (H-extension with AIA) */
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[CSR_HVICTL] = { "hvictl", aia_hmode, read_hvictl, write_hvictl },
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[CSR_HVIPRIO1] = { "hviprio1", aia_hmode, read_hviprio1, write_hviprio1 },
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||||
[CSR_HVIPRIO2] = { "hviprio2", aia_hmode, read_hviprio2, write_hviprio2 },
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||||
/* Hypervisor and VS-Level High-Half CSRs (H-extension with AIA) */
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||||
[CSR_HIDELEGH] = { "hidelegh", aia_hmode32, NULL, NULL, rmw_hidelegh },
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[CSR_HVIPH] = { "hviph", aia_hmode32, NULL, NULL, rmw_hviph },
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||||
[CSR_HVIPRIO1H] = { "hviprio1h", aia_hmode32, read_hviprio1h, write_hviprio1h },
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||||
[CSR_HVIPRIO2H] = { "hviprio2h", aia_hmode32, read_hviprio2h, write_hviprio2h },
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||||
[CSR_VSIEH] = { "vsieh", aia_hmode32, NULL, NULL, rmw_vsieh },
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||||
[CSR_VSIPH] = { "vsiph", aia_hmode32, NULL, NULL, rmw_vsiph },
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@ -92,6 +92,8 @@ static const VMStateDescription vmstate_hyper = {
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VMSTATE_UINTTL(env.hgeie, RISCVCPU),
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VMSTATE_UINTTL(env.hgeip, RISCVCPU),
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VMSTATE_UINT64(env.htimedelta, RISCVCPU),
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VMSTATE_UINTTL(env.hvictl, RISCVCPU),
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VMSTATE_UINT8_ARRAY(env.hviprio, RISCVCPU, 64),
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VMSTATE_UINT64(env.vsstatus, RISCVCPU),
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