target-arm: A64: Implement 2-register misc compares, ABS, NEG
Implement the simple 2-register-misc operations we can share with the scalar-two-register-misc code. (SUQADD, USQADD, SQABS, SQNEG also fall into this category, but aren't implemented in the scalar-2-register case yet either.) Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Reviewed-by: Richard Henderson <rth@twiddle.net>
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Peter Maydell
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45aecc6dbb
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94b6c911c6
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@ -7377,6 +7377,8 @@ static void disas_simd_two_reg_misc(DisasContext *s, uint32_t insn)
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int opcode = extract32(insn, 12, 5);
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bool u = extract32(insn, 29, 1);
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bool is_q = extract32(insn, 30, 1);
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int rn = extract32(insn, 5, 5);
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int rd = extract32(insn, 0, 5);
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||||
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switch (opcode) {
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case 0x0: /* REV64, REV32 */
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@ -7415,11 +7417,16 @@ static void disas_simd_two_reg_misc(DisasContext *s, uint32_t insn)
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return;
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}
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/* fall through */
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case 0x3: /* SUQADD, USQADD */
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case 0x7: /* SQABS, SQNEG */
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case 0x8: /* CMGT, CMGE */
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case 0x9: /* CMEQ, CMLE */
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case 0xb: /* ABS, NEG */
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if (size == 3 && !is_q) {
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unallocated_encoding(s);
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return;
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}
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break;
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case 0x3: /* SUQADD, USQADD */
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||||
case 0x7: /* SQABS, SQNEG */
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||||
if (size == 3 && !is_q) {
|
||||
unallocated_encoding(s);
|
||||
return;
|
||||
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@ -7482,6 +7489,131 @@ static void disas_simd_two_reg_misc(DisasContext *s, uint32_t insn)
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|||
unallocated_encoding(s);
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||||
return;
|
||||
}
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if (size == 3) {
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||||
/* All 64-bit element operations can be shared with scalar 2misc */
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int pass;
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for (pass = 0; pass < (is_q ? 2 : 1); pass++) {
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TCGv_i64 tcg_op = tcg_temp_new_i64();
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||||
TCGv_i64 tcg_res = tcg_temp_new_i64();
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||||
read_vec_element(s, tcg_op, rn, pass, MO_64);
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handle_2misc_64(s, opcode, u, tcg_res, tcg_op);
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||||
write_vec_element(s, tcg_res, rd, pass, MO_64);
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||||
tcg_temp_free_i64(tcg_res);
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tcg_temp_free_i64(tcg_op);
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}
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} else {
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int pass;
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||||
for (pass = 0; pass < (is_q ? 4 : 2); pass++) {
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||||
TCGv_i32 tcg_op = tcg_temp_new_i32();
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||||
TCGv_i32 tcg_res = tcg_temp_new_i32();
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||||
TCGCond cond;
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read_vec_element_i32(s, tcg_op, rn, pass, MO_32);
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if (size == 2) {
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||||
/* Special cases for 32 bit elements */
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switch (opcode) {
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case 0xa: /* CMLT */
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||||
/* 32 bit integer comparison against zero, result is
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* test ? (2^32 - 1) : 0. We implement via setcond(test)
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* and inverting.
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||||
*/
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||||
cond = TCG_COND_LT;
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||||
do_cmop:
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tcg_gen_setcondi_i32(cond, tcg_res, tcg_op, 0);
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||||
tcg_gen_neg_i32(tcg_res, tcg_res);
|
||||
break;
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||||
case 0x8: /* CMGT, CMGE */
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||||
cond = u ? TCG_COND_GE : TCG_COND_GT;
|
||||
goto do_cmop;
|
||||
case 0x9: /* CMEQ, CMLE */
|
||||
cond = u ? TCG_COND_LE : TCG_COND_EQ;
|
||||
goto do_cmop;
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||||
case 0xb: /* ABS, NEG */
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||||
if (u) {
|
||||
tcg_gen_neg_i32(tcg_res, tcg_op);
|
||||
} else {
|
||||
TCGv_i32 tcg_zero = tcg_const_i32(0);
|
||||
tcg_gen_neg_i32(tcg_res, tcg_op);
|
||||
tcg_gen_movcond_i32(TCG_COND_GT, tcg_res, tcg_op,
|
||||
tcg_zero, tcg_op, tcg_res);
|
||||
tcg_temp_free_i32(tcg_zero);
|
||||
}
|
||||
break;
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||||
default:
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||||
g_assert_not_reached();
|
||||
}
|
||||
} else {
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||||
/* Use helpers for 8 and 16 bit elements */
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||||
switch (opcode) {
|
||||
case 0x8: /* CMGT, CMGE */
|
||||
case 0x9: /* CMEQ, CMLE */
|
||||
case 0xa: /* CMLT */
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||||
{
|
||||
static NeonGenTwoOpFn * const fns[3][2] = {
|
||||
{ gen_helper_neon_cgt_s8, gen_helper_neon_cgt_s16 },
|
||||
{ gen_helper_neon_cge_s8, gen_helper_neon_cge_s16 },
|
||||
{ gen_helper_neon_ceq_u8, gen_helper_neon_ceq_u16 },
|
||||
};
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||||
NeonGenTwoOpFn *genfn;
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||||
int comp;
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||||
bool reverse;
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||||
TCGv_i32 tcg_zero = tcg_const_i32(0);
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||||
|
||||
/* comp = index into [CMGT, CMGE, CMEQ, CMLE, CMLT] */
|
||||
comp = (opcode - 0x8) * 2 + u;
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||||
/* ...but LE, LT are implemented as reverse GE, GT */
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||||
reverse = (comp > 2);
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||||
if (reverse) {
|
||||
comp = 4 - comp;
|
||||
}
|
||||
genfn = fns[comp][size];
|
||||
if (reverse) {
|
||||
genfn(tcg_res, tcg_zero, tcg_op);
|
||||
} else {
|
||||
genfn(tcg_res, tcg_op, tcg_zero);
|
||||
}
|
||||
tcg_temp_free_i32(tcg_zero);
|
||||
break;
|
||||
}
|
||||
case 0xb: /* ABS, NEG */
|
||||
if (u) {
|
||||
TCGv_i32 tcg_zero = tcg_const_i32(0);
|
||||
if (size) {
|
||||
gen_helper_neon_sub_u16(tcg_res, tcg_zero, tcg_op);
|
||||
} else {
|
||||
gen_helper_neon_sub_u8(tcg_res, tcg_zero, tcg_op);
|
||||
}
|
||||
tcg_temp_free_i32(tcg_zero);
|
||||
} else {
|
||||
if (size) {
|
||||
gen_helper_neon_abs_s16(tcg_res, tcg_op);
|
||||
} else {
|
||||
gen_helper_neon_abs_s8(tcg_res, tcg_op);
|
||||
}
|
||||
}
|
||||
break;
|
||||
default:
|
||||
g_assert_not_reached();
|
||||
}
|
||||
}
|
||||
|
||||
write_vec_element_i32(s, tcg_res, rd, pass, MO_32);
|
||||
|
||||
tcg_temp_free_i32(tcg_res);
|
||||
tcg_temp_free_i32(tcg_op);
|
||||
}
|
||||
}
|
||||
if (!is_q) {
|
||||
clear_vec_high(s, rd);
|
||||
}
|
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}
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/* C3.6.18 AdvSIMD vector x indexed element
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