target/mips: Convert MSA COPY_S and INSERT opcodes to decodetree
Convert the COPY_S (Element Copy to GPR Signed) opcode and INSERT (GPR Insert Element) opcode to decodetree. Reviewed-by: Jiaxun Yang <jiaxun.yang@flygoat.com> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Signed-off-by: Philippe Mathieu-Daudé <f4bug@amsat.org> Message-Id: <20211028210843.2120802-27-f4bug@amsat.org>
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97fe675519
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@ -167,7 +167,9 @@ BNZ 010001 111 .. ..... ................ @bz
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SLDI 011110 0000 ...... ..... ..... 011001 @elm_df
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SLDI 011110 0000 ...... ..... ..... 011001 @elm_df
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SPLATI 011110 0001 ...... ..... ..... 011001 @elm_df
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SPLATI 011110 0001 ...... ..... ..... 011001 @elm_df
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COPY_S 011110 0010 ...... ..... ..... 011001 @elm_df
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COPY_U 011110 0011 ...... ..... ..... 011001 @elm_df
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COPY_U 011110 0011 ...... ..... ..... 011001 @elm_df
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INSERT 011110 0100 ...... ..... ..... 011001 @elm_df
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INSVE 011110 0101 ...... ..... ..... 011001 @elm_df
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INSVE 011110 0101 ...... ..... ..... 011001 @elm_df
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FCAF 011110 0000 . ..... ..... ..... 011010 @3rf_w
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FCAF 011110 0000 . ..... ..... ..... 011010 @3rf_w
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@ -46,9 +46,7 @@ enum {
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/* ELM instructions df(bits 21..16) = _b, _h, _w, _d */
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/* ELM instructions df(bits 21..16) = _b, _h, _w, _d */
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||||||
OPC_CTCMSA = (0x0 << 22) | (0x3E << 16) | OPC_MSA_ELM,
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OPC_CTCMSA = (0x0 << 22) | (0x3E << 16) | OPC_MSA_ELM,
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||||||
OPC_CFCMSA = (0x1 << 22) | (0x3E << 16) | OPC_MSA_ELM,
|
OPC_CFCMSA = (0x1 << 22) | (0x3E << 16) | OPC_MSA_ELM,
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||||||
OPC_COPY_S_df = (0x2 << 22) | (0x00 << 16) | OPC_MSA_ELM,
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||||||
OPC_MOVE_V = (0x2 << 22) | (0x3E << 16) | OPC_MSA_ELM,
|
OPC_MOVE_V = (0x2 << 22) | (0x3E << 16) | OPC_MSA_ELM,
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||||||
OPC_INSERT_df = (0x4 << 22) | (0x00 << 16) | OPC_MSA_ELM,
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};
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};
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static const char msaregnames[][6] = {
|
static const char msaregnames[][6] = {
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||||||
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@ -631,98 +629,31 @@ static bool trans_COPY_U(DisasContext *ctx, arg_msa_elm_df *a)
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return trans_msa_elm_fn(ctx, a, gen_msa_copy_u);
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return trans_msa_elm_fn(ctx, a, gen_msa_copy_u);
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}
|
}
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||||||
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||||||
static void gen_msa_elm_df(DisasContext *ctx, uint32_t df, uint32_t n)
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static bool trans_COPY_S(DisasContext *ctx, arg_msa_elm_df *a)
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{
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{
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#define MASK_MSA_ELM(op) (MASK_MSA_MINOR(op) | (op & (0xf << 22)))
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static gen_helper_piii * const gen_msa_copy_s[4] = {
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||||||
uint8_t ws = (ctx->opcode >> 11) & 0x1f;
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gen_helper_msa_copy_s_b, gen_helper_msa_copy_s_h,
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||||||
uint8_t wd = (ctx->opcode >> 6) & 0x1f;
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gen_helper_msa_copy_s_w, NULL_IF_MIPS32(gen_helper_msa_copy_s_d)
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||||||
|
};
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||||||
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||||||
TCGv_i32 tws = tcg_const_i32(ws);
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return trans_msa_elm_fn(ctx, a, gen_msa_copy_s);
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||||||
TCGv_i32 twd = tcg_const_i32(wd);
|
}
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||||||
TCGv_i32 tn = tcg_const_i32(n);
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||||||
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||||||
switch (MASK_MSA_ELM(ctx->opcode)) {
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static bool trans_INSERT(DisasContext *ctx, arg_msa_elm_df *a)
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||||||
case OPC_COPY_S_df:
|
{
|
||||||
case OPC_INSERT_df:
|
static gen_helper_piii * const gen_msa_insert[4] = {
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||||||
#if !defined(TARGET_MIPS64)
|
gen_helper_msa_insert_b, gen_helper_msa_insert_h,
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||||||
/* Double format valid only for MIPS64 */
|
gen_helper_msa_insert_w, NULL_IF_MIPS32(gen_helper_msa_insert_d)
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||||||
if (df == DF_DOUBLE) {
|
};
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||||||
gen_reserved_instruction(ctx);
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||||||
break;
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return trans_msa_elm_fn(ctx, a, gen_msa_insert);
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||||||
}
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||||||
#endif
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||||||
switch (MASK_MSA_ELM(ctx->opcode)) {
|
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||||||
case OPC_COPY_S_df:
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||||||
if (likely(wd != 0)) {
|
|
||||||
switch (df) {
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||||||
case DF_BYTE:
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||||||
gen_helper_msa_copy_s_b(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
|
||||||
case DF_HALF:
|
|
||||||
gen_helper_msa_copy_s_h(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
|
||||||
case DF_WORD:
|
|
||||||
gen_helper_msa_copy_s_w(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
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||||||
#if defined(TARGET_MIPS64)
|
|
||||||
case DF_DOUBLE:
|
|
||||||
gen_helper_msa_copy_s_d(cpu_env, twd, tws, tn);
|
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||||||
break;
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||||||
#endif
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||||||
default:
|
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assert(0);
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}
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||||||
}
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||||||
break;
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case OPC_INSERT_df:
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||||||
switch (df) {
|
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||||||
case DF_BYTE:
|
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||||||
gen_helper_msa_insert_b(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
|
||||||
case DF_HALF:
|
|
||||||
gen_helper_msa_insert_h(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
|
||||||
case DF_WORD:
|
|
||||||
gen_helper_msa_insert_w(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
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||||||
#if defined(TARGET_MIPS64)
|
|
||||||
case DF_DOUBLE:
|
|
||||||
gen_helper_msa_insert_d(cpu_env, twd, tws, tn);
|
|
||||||
break;
|
|
||||||
#endif
|
|
||||||
default:
|
|
||||||
assert(0);
|
|
||||||
}
|
|
||||||
break;
|
|
||||||
}
|
|
||||||
break;
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||||||
default:
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||||||
MIPS_INVAL("MSA instruction");
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||||||
gen_reserved_instruction(ctx);
|
|
||||||
}
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||||||
tcg_temp_free_i32(twd);
|
|
||||||
tcg_temp_free_i32(tws);
|
|
||||||
tcg_temp_free_i32(tn);
|
|
||||||
}
|
}
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||||||
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static void gen_msa_elm(DisasContext *ctx)
|
static void gen_msa_elm(DisasContext *ctx)
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||||||
{
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{
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||||||
uint8_t dfn = (ctx->opcode >> 16) & 0x3f;
|
uint8_t dfn = (ctx->opcode >> 16) & 0x3f;
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||||||
uint32_t df = 0, n = 0;
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||||||
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||||||
if ((dfn & 0x30) == 0x00) {
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if (dfn == 0x3E) {
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||||||
n = dfn & 0x0f;
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||||||
df = DF_BYTE;
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||||||
} else if ((dfn & 0x38) == 0x20) {
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||||||
n = dfn & 0x07;
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||||||
df = DF_HALF;
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||||||
} else if ((dfn & 0x3c) == 0x30) {
|
|
||||||
n = dfn & 0x03;
|
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||||||
df = DF_WORD;
|
|
||||||
} else if ((dfn & 0x3e) == 0x38) {
|
|
||||||
n = dfn & 0x01;
|
|
||||||
df = DF_DOUBLE;
|
|
||||||
} else if (dfn == 0x3E) {
|
|
||||||
/* CTCMSA, CFCMSA, MOVE.V */
|
/* CTCMSA, CFCMSA, MOVE.V */
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||||||
gen_msa_elm_3e(ctx);
|
gen_msa_elm_3e(ctx);
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||||||
return;
|
return;
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||||||
|
@ -730,8 +661,6 @@ static void gen_msa_elm(DisasContext *ctx)
|
||||||
gen_reserved_instruction(ctx);
|
gen_reserved_instruction(ctx);
|
||||||
return;
|
return;
|
||||||
}
|
}
|
||||||
|
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||||||
gen_msa_elm_df(ctx, df, n);
|
|
||||||
}
|
}
|
||||||
|
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||||||
TRANS(FCAF, trans_msa_3rf, gen_helper_msa_fcaf_df);
|
TRANS(FCAF, trans_msa_3rf, gen_helper_msa_fcaf_df);
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