target/xtensa: extract gen_check_interrupts call
- mark instructions that affect active IRQ level; - put call for gen_check_interrupts right after the instruction translation; when FLIX is enabled it will need to appear before other exits from the TB as well; Signed-off-by: Max Filippov <jcmvbkbc@gmail.com>
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Max Filippov
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c7159acbbe
commit
d74624e59a
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@ -660,7 +660,6 @@ static void gen_wsr_intset(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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{
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tcg_gen_andi_i32(cpu_SR[sr], v,
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dc->config->inttype_mask[INTTYPE_SOFTWARE]);
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gen_check_interrupts(dc);
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}
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static void gen_wsr_intclear(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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@ -673,13 +672,11 @@ static void gen_wsr_intclear(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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dc->config->inttype_mask[INTTYPE_SOFTWARE]);
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||||
tcg_gen_andc_i32(cpu_SR[INTSET], cpu_SR[INTSET], tmp);
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tcg_temp_free(tmp);
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||||
gen_check_interrupts(dc);
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}
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static void gen_wsr_intenable(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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{
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tcg_gen_mov_i32(cpu_SR[sr], v);
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gen_check_interrupts(dc);
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}
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static void gen_wsr_ps(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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@ -691,7 +688,6 @@ static void gen_wsr_ps(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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mask |= PS_RING;
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}
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tcg_gen_andi_i32(cpu_SR[sr], v, mask);
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gen_check_interrupts(dc);
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}
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static void gen_wsr_ccount(DisasContext *dc, uint32_t sr, TCGv_i32 v)
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@ -1053,6 +1049,10 @@ static void disas_xtensa_insn(CPUXtensaState *env, DisasContext *dc)
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}
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if (dc->base.is_jmp == DISAS_NEXT) {
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if (op_flags & XTENSA_OP_CHECK_INTERRUPTS) {
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gen_check_interrupts(dc);
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}
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if (op_flags & XTENSA_OP_EXIT_TB_M1) {
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/* Change in mmu index, memory mapping or tb->flags; exit tb */
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gen_jumpi_check_loop_end(dc, -1);
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@ -2064,7 +2064,6 @@ static void translate_rfe(DisasContext *dc, const uint32_t arg[],
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const uint32_t par[])
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{
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tcg_gen_andi_i32(cpu_SR[PS], cpu_SR[PS], ~PS_EXCM);
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||||
gen_check_interrupts(dc);
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||||
gen_jump(dc, cpu_SR[EPC1]);
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}
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@ -2072,7 +2071,6 @@ static void translate_rfi(DisasContext *dc, const uint32_t arg[],
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const uint32_t par[])
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{
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||||
tcg_gen_mov_i32(cpu_SR[PS], cpu_SR[EPS2 + arg[0] - 2]);
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||||
gen_check_interrupts(dc);
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||||
gen_jump(dc, cpu_SR[EPC1 + arg[0] - 1]);
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||||
}
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@ -2092,11 +2090,9 @@ static void translate_rfw(DisasContext *dc, const uint32_t arg[],
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cpu_SR[WINDOW_START], tmp);
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}
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||||
gen_helper_restore_owb(cpu_env);
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||||
gen_check_interrupts(dc);
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||||
gen_jump(dc, cpu_SR[EPC1]);
|
||||
|
||||
tcg_temp_free(tmp);
|
||||
gen_helper_restore_owb(cpu_env);
|
||||
gen_jump(dc, cpu_SR[EPC1]);
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||||
}
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||||
static void translate_rotw(DisasContext *dc, const uint32_t arg[],
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@ -2113,7 +2109,6 @@ static void translate_rsil(DisasContext *dc, const uint32_t arg[],
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|||
tcg_gen_mov_i32(cpu_R[arg[0]], cpu_SR[PS]);
|
||||
tcg_gen_andi_i32(cpu_SR[PS], cpu_SR[PS], ~PS_INTLEVEL);
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||||
tcg_gen_ori_i32(cpu_SR[PS], cpu_SR[PS], arg[1]);
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||||
gen_check_interrupts(dc);
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}
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static bool test_ill_rsr(DisasContext *dc, const uint32_t arg[],
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@ -3464,21 +3459,21 @@ static const XtensaOpcodeOps core_ops[] = {
|
|||
}, {
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||||
.name = "rfe",
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||||
.translate = translate_rfe,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_CHECK_INTERRUPTS,
|
||||
}, {
|
||||
.name = "rfi",
|
||||
.translate = translate_rfi,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_CHECK_INTERRUPTS,
|
||||
}, {
|
||||
.name = "rfwo",
|
||||
.translate = translate_rfw,
|
||||
.par = (const uint32_t[]){true},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_CHECK_INTERRUPTS,
|
||||
}, {
|
||||
.name = "rfwu",
|
||||
.translate = translate_rfw,
|
||||
.par = (const uint32_t[]){false},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_CHECK_INTERRUPTS,
|
||||
}, {
|
||||
.name = "ritlb0",
|
||||
.translate = translate_rtlb,
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||||
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@ -3498,7 +3493,10 @@ static const XtensaOpcodeOps core_ops[] = {
|
|||
}, {
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||||
.name = "rsil",
|
||||
.translate = translate_rsil,
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
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||||
.name = "rsr.176",
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||||
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@ -4564,28 +4562,40 @@ static const XtensaOpcodeOps core_ops[] = {
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|||
.translate = translate_wsr,
|
||||
.test_ill = test_ill_wsr,
|
||||
.par = (const uint32_t[]){INTCLEAR},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "wsr.intenable",
|
||||
.translate = translate_wsr,
|
||||
.test_ill = test_ill_wsr,
|
||||
.par = (const uint32_t[]){INTENABLE},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "wsr.interrupt",
|
||||
.translate = translate_wsr,
|
||||
.test_ill = test_ill_wsr,
|
||||
.par = (const uint32_t[]){INTSET},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "wsr.intset",
|
||||
.translate = translate_wsr,
|
||||
.test_ill = test_ill_wsr,
|
||||
.par = (const uint32_t[]){INTSET},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "wsr.itlbcfg",
|
||||
|
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@ -4699,7 +4709,10 @@ static const XtensaOpcodeOps core_ops[] = {
|
|||
.translate = translate_wsr,
|
||||
.test_ill = test_ill_wsr,
|
||||
.par = (const uint32_t[]){PS},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_M1,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_M1 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "wsr.ptevaddr",
|
||||
|
|
@ -5123,28 +5136,40 @@ static const XtensaOpcodeOps core_ops[] = {
|
|||
.translate = translate_xsr,
|
||||
.test_ill = test_ill_xsr,
|
||||
.par = (const uint32_t[]){INTCLEAR},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "xsr.intenable",
|
||||
.translate = translate_xsr,
|
||||
.test_ill = test_ill_xsr,
|
||||
.par = (const uint32_t[]){INTENABLE},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "xsr.interrupt",
|
||||
.translate = translate_xsr,
|
||||
.test_ill = test_ill_xsr,
|
||||
.par = (const uint32_t[]){INTSET},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "xsr.intset",
|
||||
.translate = translate_xsr,
|
||||
.test_ill = test_ill_xsr,
|
||||
.par = (const uint32_t[]){INTSET},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_0,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_0 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "xsr.itlbcfg",
|
||||
|
|
@ -5251,7 +5276,10 @@ static const XtensaOpcodeOps core_ops[] = {
|
|||
.translate = translate_xsr,
|
||||
.test_ill = test_ill_xsr,
|
||||
.par = (const uint32_t[]){PS},
|
||||
.op_flags = XTENSA_OP_PRIVILEGED | XTENSA_OP_EXIT_TB_M1,
|
||||
.op_flags =
|
||||
XTENSA_OP_PRIVILEGED |
|
||||
XTENSA_OP_EXIT_TB_M1 |
|
||||
XTENSA_OP_CHECK_INTERRUPTS,
|
||||
.windowed_register_op = 0x1,
|
||||
}, {
|
||||
.name = "xsr.ptevaddr",
|
||||
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