target/arm: Clean up 4-operand predicate expansion
Move the check for !S into do_pppp_flags, which allows to merge in do_vecop4_p. Split out gen_gvec_fn_ppp without sve_access_check, to mirror gen_gvec_fn_zzz. Signed-off-by: Richard Henderson <richard.henderson@linaro.org> Reviewed-by: Peter Maydell <peter.maydell@linaro.org> Message-id: 20200815013145.539409-7-richard.henderson@linaro.org Signed-off-by: Peter Maydell <peter.maydell@linaro.org>
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dd81a8d7cf
@ -179,31 +179,13 @@ static void do_dupi_z(DisasContext *s, int rd, uint64_t word)
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}
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/* Invoke a vector expander on three Pregs. */
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static bool do_vector3_p(DisasContext *s, GVecGen3Fn *gvec_fn,
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int esz, int rd, int rn, int rm)
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static void gen_gvec_fn_ppp(DisasContext *s, GVecGen3Fn *gvec_fn,
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int rd, int rn, int rm)
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{
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if (sve_access_check(s)) {
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unsigned psz = pred_gvec_reg_size(s);
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gvec_fn(esz, pred_full_reg_offset(s, rd),
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||||
gvec_fn(MO_64, pred_full_reg_offset(s, rd),
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||||
pred_full_reg_offset(s, rn),
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pred_full_reg_offset(s, rm), psz, psz);
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||||
}
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return true;
|
||||
}
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/* Invoke a vector operation on four Pregs. */
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static bool do_vecop4_p(DisasContext *s, const GVecGen4 *gvec_op,
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int rd, int rn, int rm, int rg)
|
||||
{
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||||
if (sve_access_check(s)) {
|
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unsigned psz = pred_gvec_reg_size(s);
|
||||
tcg_gen_gvec_4(pred_full_reg_offset(s, rd),
|
||||
pred_full_reg_offset(s, rn),
|
||||
pred_full_reg_offset(s, rm),
|
||||
pred_full_reg_offset(s, rg),
|
||||
psz, psz, gvec_op);
|
||||
}
|
||||
return true;
|
||||
}
|
||||
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||||
/* Invoke a vector move on two Pregs. */
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@ -1067,6 +1049,11 @@ static bool do_pppp_flags(DisasContext *s, arg_rprr_s *a,
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||||
int mofs = pred_full_reg_offset(s, a->rm);
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||||
int gofs = pred_full_reg_offset(s, a->pg);
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||||
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if (!a->s) {
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tcg_gen_gvec_4(dofs, nofs, mofs, gofs, psz, psz, gvec_op);
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return true;
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}
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||||
if (psz == 8) {
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||||
/* Do the operation and the flags generation in temps. */
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TCGv_i64 pd = tcg_temp_new_i64();
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||||
@ -1126,19 +1113,24 @@ static bool trans_AND_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_and_pppp,
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||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
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||||
};
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||||
if (a->s) {
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||||
return do_pppp_flags(s, a, &op);
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||||
} else if (a->rn == a->rm) {
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||||
|
||||
if (!a->s) {
|
||||
if (!sve_access_check(s)) {
|
||||
return true;
|
||||
}
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||||
if (a->rn == a->rm) {
|
||||
if (a->pg == a->rn) {
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return do_mov_p(s, a->rd, a->rn);
|
||||
do_mov_p(s, a->rd, a->rn);
|
||||
} else {
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||||
return do_vector3_p(s, tcg_gen_gvec_and, 0, a->rd, a->rn, a->pg);
|
||||
gen_gvec_fn_ppp(s, tcg_gen_gvec_and, a->rd, a->rn, a->pg);
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||||
}
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||||
return true;
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||||
} else if (a->pg == a->rn || a->pg == a->rm) {
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return do_vector3_p(s, tcg_gen_gvec_and, 0, a->rd, a->rn, a->rm);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
gen_gvec_fn_ppp(s, tcg_gen_gvec_and, a->rd, a->rn, a->rm);
|
||||
return true;
|
||||
}
|
||||
}
|
||||
return do_pppp_flags(s, a, &op);
|
||||
}
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||||
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||||
static void gen_bic_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1162,13 +1154,14 @@ static bool trans_BIC_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_bic_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
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||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else if (a->pg == a->rn) {
|
||||
return do_vector3_p(s, tcg_gen_gvec_andc, 0, a->rd, a->rn, a->rm);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
|
||||
if (!a->s && a->pg == a->rn) {
|
||||
if (sve_access_check(s)) {
|
||||
gen_gvec_fn_ppp(s, tcg_gen_gvec_andc, a->rd, a->rn, a->rm);
|
||||
}
|
||||
return true;
|
||||
}
|
||||
return do_pppp_flags(s, a, &op);
|
||||
}
|
||||
|
||||
static void gen_eor_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1192,11 +1185,7 @@ static bool trans_EOR_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_eor_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
}
|
||||
|
||||
static void gen_sel_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1222,11 +1211,11 @@ static bool trans_SEL_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_sel_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
|
||||
if (a->s) {
|
||||
return false;
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
return do_pppp_flags(s, a, &op);
|
||||
}
|
||||
|
||||
static void gen_orr_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1250,13 +1239,11 @@ static bool trans_ORR_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_orr_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else if (a->pg == a->rn && a->rn == a->rm) {
|
||||
|
||||
if (!a->s && a->pg == a->rn && a->rn == a->rm) {
|
||||
return do_mov_p(s, a->rd, a->rn);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
return do_pppp_flags(s, a, &op);
|
||||
}
|
||||
|
||||
static void gen_orn_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1280,11 +1267,7 @@ static bool trans_ORN_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_orn_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
}
|
||||
|
||||
static void gen_nor_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1308,11 +1291,7 @@ static bool trans_NOR_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_nor_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
}
|
||||
|
||||
static void gen_nand_pg_i64(TCGv_i64 pd, TCGv_i64 pn, TCGv_i64 pm, TCGv_i64 pg)
|
||||
@ -1336,11 +1315,7 @@ static bool trans_NAND_pppp(DisasContext *s, arg_rprr_s *a)
|
||||
.fno = gen_helper_sve_nand_pppp,
|
||||
.prefer_i64 = TCG_TARGET_REG_BITS == 64,
|
||||
};
|
||||
if (a->s) {
|
||||
return do_pppp_flags(s, a, &op);
|
||||
} else {
|
||||
return do_vecop4_p(s, &op, a->rd, a->rn, a->rm, a->pg);
|
||||
}
|
||||
}
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