hw/intc/arm_gicv3: Implement ICV_ HPPIR, DIR and RPR registers
Implement the the ICV_ registers HPPIR, DIR and RPR. Signed-off-by: Peter Maydell <peter.maydell@linaro.org> Message-id: 1483977924-14522-11-git-send-email-peter.maydell@linaro.org
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commit
df313f481f
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@ -44,6 +44,21 @@ static inline int icv_min_vbpr(GICv3CPUState *cs)
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}
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}
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/* Simple accessor functions for LR fields */
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/* Simple accessor functions for LR fields */
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static uint32_t ich_lr_vintid(uint64_t lr)
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{
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return extract64(lr, ICH_LR_EL2_VINTID_SHIFT, ICH_LR_EL2_VINTID_LENGTH);
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}
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static uint32_t ich_lr_pintid(uint64_t lr)
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{
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return extract64(lr, ICH_LR_EL2_PINTID_SHIFT, ICH_LR_EL2_PINTID_LENGTH);
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}
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static uint32_t ich_lr_prio(uint64_t lr)
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{
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return extract64(lr, ICH_LR_EL2_PRIORITY_SHIFT, ICH_LR_EL2_PRIORITY_LENGTH);
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||||||
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}
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static int ich_lr_state(uint64_t lr)
|
static int ich_lr_state(uint64_t lr)
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{
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{
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||||||
return extract64(lr, ICH_LR_EL2_STATE_SHIFT, ICH_LR_EL2_STATE_LENGTH);
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return extract64(lr, ICH_LR_EL2_STATE_SHIFT, ICH_LR_EL2_STATE_LENGTH);
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||||||
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@ -115,6 +130,79 @@ static uint32_t icv_fullprio_mask(GICv3CPUState *cs)
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return ~0U << (8 - cs->vpribits);
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return ~0U << (8 - cs->vpribits);
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}
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}
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static int ich_highest_active_virt_prio(GICv3CPUState *cs)
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{
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/* Calculate the current running priority based on the set bits
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* in the ICH Active Priority Registers.
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*/
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int i;
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int aprmax = 1 << (cs->vprebits - 5);
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assert(aprmax <= ARRAY_SIZE(cs->ich_apr[0]));
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for (i = 0; i < aprmax; i++) {
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||||||
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uint32_t apr = cs->ich_apr[GICV3_G0][i] |
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cs->ich_apr[GICV3_G1NS][i];
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if (!apr) {
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continue;
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}
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return (i * 32 + ctz32(apr)) << (icv_min_vbpr(cs) + 1);
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}
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/* No current active interrupts: return idle priority */
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return 0xff;
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}
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static int hppvi_index(GICv3CPUState *cs)
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{
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/* Return the list register index of the highest priority pending
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|
* virtual interrupt, as per the HighestPriorityVirtualInterrupt
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* pseudocode. If no pending virtual interrupts, return -1.
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*/
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int idx = -1;
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int i;
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/* Note that a list register entry with a priority of 0xff will
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|
* never be reported by this function; this is the architecturally
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|
* correct behaviour.
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*/
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int prio = 0xff;
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if (!(cs->ich_vmcr_el2 & (ICH_VMCR_EL2_VENG0 | ICH_VMCR_EL2_VENG1))) {
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/* Both groups disabled, definitely nothing to do */
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return idx;
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}
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for (i = 0; i < cs->num_list_regs; i++) {
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uint64_t lr = cs->ich_lr_el2[i];
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int thisprio;
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||||||
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if (ich_lr_state(lr) != ICH_LR_EL2_STATE_PENDING) {
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|
/* Not Pending */
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continue;
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}
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/* Ignore interrupts if relevant group enable not set */
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if (lr & ICH_LR_EL2_GROUP) {
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|
if (!(cs->ich_vmcr_el2 & ICH_VMCR_EL2_VENG1)) {
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||||||
|
continue;
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||||||
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}
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} else {
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|
if (!(cs->ich_vmcr_el2 & ICH_VMCR_EL2_VENG0)) {
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||||||
|
continue;
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}
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}
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thisprio = ich_lr_prio(lr);
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if (thisprio < prio) {
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prio = thisprio;
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idx = i;
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}
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}
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return idx;
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|
}
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static uint32_t eoi_maintenance_interrupt_state(GICv3CPUState *cs,
|
static uint32_t eoi_maintenance_interrupt_state(GICv3CPUState *cs,
|
||||||
uint32_t *misr)
|
uint32_t *misr)
|
||||||
{
|
{
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||||||
|
@ -363,6 +451,35 @@ static void icv_ctlr_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
gicv3_cpuif_virt_update(cs);
|
gicv3_cpuif_virt_update(cs);
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}
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}
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static uint64_t icv_rpr_read(CPUARMState *env, const ARMCPRegInfo *ri)
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{
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GICv3CPUState *cs = icc_cs_from_env(env);
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int prio = ich_highest_active_virt_prio(cs);
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||||||
|
trace_gicv3_icv_rpr_read(gicv3_redist_affid(cs), prio);
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|
return prio;
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}
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static uint64_t icv_hppir_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
||||||
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{
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||||||
|
GICv3CPUState *cs = icc_cs_from_env(env);
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||||||
|
int grp = ri->crm == 8 ? GICV3_G0 : GICV3_G1NS;
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int idx = hppvi_index(cs);
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uint64_t value = INTID_SPURIOUS;
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if (idx >= 0) {
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uint64_t lr = cs->ich_lr_el2[idx];
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int thisgrp = (lr & ICH_LR_EL2_GROUP) ? GICV3_G1NS : GICV3_G0;
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if (grp == thisgrp) {
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value = ich_lr_vintid(lr);
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}
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}
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|
trace_gicv3_icv_hppir_read(grp, gicv3_redist_affid(cs), value);
|
||||||
|
return value;
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|
}
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||||||
static int icc_highest_active_prio(GICv3CPUState *cs)
|
static int icc_highest_active_prio(GICv3CPUState *cs)
|
||||||
{
|
{
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||||||
/* Calculate the current running priority based on the set bits
|
/* Calculate the current running priority based on the set bits
|
||||||
|
@ -781,6 +898,97 @@ static void icc_deactivate_irq(GICv3CPUState *cs, int irq)
|
||||||
}
|
}
|
||||||
}
|
}
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|
||||||
|
static bool icv_eoi_split(CPUARMState *env, GICv3CPUState *cs)
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{
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/* Return true if we should split priority drop and interrupt
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|
* deactivation, ie whether the virtual EOIMode bit is set.
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*/
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return cs->ich_vmcr_el2 & ICH_VMCR_EL2_VEOIM;
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}
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static int icv_find_active(GICv3CPUState *cs, int irq)
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{
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|
/* Given an interrupt number for an active interrupt, return the index
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|
* of the corresponding list register, or -1 if there is no match.
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|
* Corresponds to FindActiveVirtualInterrupt pseudocode.
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*/
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int i;
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for (i = 0; i < cs->num_list_regs; i++) {
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||||||
|
uint64_t lr = cs->ich_lr_el2[i];
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||||||
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|
if ((lr & ICH_LR_EL2_STATE_ACTIVE_BIT) && ich_lr_vintid(lr) == irq) {
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return i;
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}
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}
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|
return -1;
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|
}
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static void icv_deactivate_irq(GICv3CPUState *cs, int idx)
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{
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/* Deactivate the interrupt in the specified list register index */
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uint64_t lr = cs->ich_lr_el2[idx];
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|
if (lr & ICH_LR_EL2_HW) {
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|
/* Deactivate the associated physical interrupt */
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int pirq = ich_lr_pintid(lr);
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if (pirq < INTID_SECURE) {
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|
icc_deactivate_irq(cs, pirq);
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|
}
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|
}
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|
/* Clear the 'active' part of the state, so ActivePending->Pending
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|
* and Active->Invalid.
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|
*/
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|
lr &= ~ICH_LR_EL2_STATE_ACTIVE_BIT;
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|
cs->ich_lr_el2[idx] = lr;
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|
}
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static void icv_increment_eoicount(GICv3CPUState *cs)
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|
{
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|
/* Increment the EOICOUNT field in ICH_HCR_EL2 */
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||||||
|
int eoicount = extract64(cs->ich_hcr_el2, ICH_HCR_EL2_EOICOUNT_SHIFT,
|
||||||
|
ICH_HCR_EL2_EOICOUNT_LENGTH);
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||||||
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||||||
|
cs->ich_hcr_el2 = deposit64(cs->ich_hcr_el2, ICH_HCR_EL2_EOICOUNT_SHIFT,
|
||||||
|
ICH_HCR_EL2_EOICOUNT_LENGTH, eoicount + 1);
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||||||
|
}
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|
static void icv_dir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
|
uint64_t value)
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|
{
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||||||
|
/* Deactivate interrupt */
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|
GICv3CPUState *cs = icc_cs_from_env(env);
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|
int idx;
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int irq = value & 0xffffff;
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||||||
|
trace_gicv3_icv_dir_write(gicv3_redist_affid(cs), value);
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||||||
|
|
||||||
|
if (irq >= cs->gic->num_irq) {
|
||||||
|
/* Also catches special interrupt numbers and LPIs */
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||||||
|
return;
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|
}
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if (!icv_eoi_split(env, cs)) {
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||||||
|
return;
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|
}
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idx = icv_find_active(cs, irq);
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||||||
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||||||
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if (idx < 0) {
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||||||
|
/* No list register matching this, so increment the EOI count
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||||||
|
* (might trigger a maintenance interrupt)
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||||||
|
*/
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||||||
|
icv_increment_eoicount(cs);
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||||||
|
} else {
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|
icv_deactivate_irq(cs, idx);
|
||||||
|
}
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||||||
|
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||||||
|
gicv3_cpuif_virt_update(cs);
|
||||||
|
}
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||||||
|
|
||||||
static void icc_eoir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
static void icc_eoir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
uint64_t value)
|
uint64_t value)
|
||||||
{
|
{
|
||||||
|
@ -831,8 +1039,13 @@ static void icc_eoir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
static uint64_t icc_hppir0_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
static uint64_t icc_hppir0_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
||||||
{
|
{
|
||||||
GICv3CPUState *cs = icc_cs_from_env(env);
|
GICv3CPUState *cs = icc_cs_from_env(env);
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||||||
uint64_t value = icc_hppir0_value(cs, env);
|
uint64_t value;
|
||||||
|
|
||||||
|
if (icv_access(env, HCR_FMO)) {
|
||||||
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return icv_hppir_read(env, ri);
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||||||
|
}
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||||||
|
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||||||
|
value = icc_hppir0_value(cs, env);
|
||||||
trace_gicv3_icc_hppir0_read(gicv3_redist_affid(cs), value);
|
trace_gicv3_icc_hppir0_read(gicv3_redist_affid(cs), value);
|
||||||
return value;
|
return value;
|
||||||
}
|
}
|
||||||
|
@ -840,8 +1053,13 @@ static uint64_t icc_hppir0_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
||||||
static uint64_t icc_hppir1_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
static uint64_t icc_hppir1_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
||||||
{
|
{
|
||||||
GICv3CPUState *cs = icc_cs_from_env(env);
|
GICv3CPUState *cs = icc_cs_from_env(env);
|
||||||
uint64_t value = icc_hppir1_value(cs, env);
|
uint64_t value;
|
||||||
|
|
||||||
|
if (icv_access(env, HCR_IMO)) {
|
||||||
|
return icv_hppir_read(env, ri);
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||||||
|
}
|
||||||
|
|
||||||
|
value = icc_hppir1_value(cs, env);
|
||||||
trace_gicv3_icc_hppir1_read(gicv3_redist_affid(cs), value);
|
trace_gicv3_icc_hppir1_read(gicv3_redist_affid(cs), value);
|
||||||
return value;
|
return value;
|
||||||
}
|
}
|
||||||
|
@ -986,6 +1204,11 @@ static void icc_dir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
bool irq_is_secure, single_sec_state, irq_is_grp0;
|
bool irq_is_secure, single_sec_state, irq_is_grp0;
|
||||||
bool route_fiq_to_el3, route_irq_to_el3, route_fiq_to_el2, route_irq_to_el2;
|
bool route_fiq_to_el3, route_irq_to_el3, route_fiq_to_el2, route_irq_to_el2;
|
||||||
|
|
||||||
|
if (icv_access(env, HCR_FMO | HCR_IMO)) {
|
||||||
|
icv_dir_write(env, ri, value);
|
||||||
|
return;
|
||||||
|
}
|
||||||
|
|
||||||
trace_gicv3_icc_dir_write(gicv3_redist_affid(cs), value);
|
trace_gicv3_icc_dir_write(gicv3_redist_affid(cs), value);
|
||||||
|
|
||||||
if (irq >= cs->gic->num_irq) {
|
if (irq >= cs->gic->num_irq) {
|
||||||
|
@ -1057,7 +1280,13 @@ static void icc_dir_write(CPUARMState *env, const ARMCPRegInfo *ri,
|
||||||
static uint64_t icc_rpr_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
static uint64_t icc_rpr_read(CPUARMState *env, const ARMCPRegInfo *ri)
|
||||||
{
|
{
|
||||||
GICv3CPUState *cs = icc_cs_from_env(env);
|
GICv3CPUState *cs = icc_cs_from_env(env);
|
||||||
int prio = icc_highest_active_prio(cs);
|
int prio;
|
||||||
|
|
||||||
|
if (icv_access(env, HCR_FMO | HCR_IMO)) {
|
||||||
|
return icv_rpr_read(env, ri);
|
||||||
|
}
|
||||||
|
|
||||||
|
prio = icc_highest_active_prio(cs);
|
||||||
|
|
||||||
if (arm_feature(env, ARM_FEATURE_EL3) &&
|
if (arm_feature(env, ARM_FEATURE_EL3) &&
|
||||||
!arm_is_secure(env) && (env->cp15.scr_el3 & SCR_FIQ)) {
|
!arm_is_secure(env) && (env->cp15.scr_el3 & SCR_FIQ)) {
|
||||||
|
|
|
@ -133,6 +133,9 @@ gicv3_icv_igrpen_read(int grp, uint32_t cpu, uint64_t val) "GICv3 ICV_IGRPEN%d r
|
||||||
gicv3_icv_igrpen_write(int grp, uint32_t cpu, uint64_t val) "GICv3 ICV_IGRPEN%d write cpu %x value 0x%" PRIx64
|
gicv3_icv_igrpen_write(int grp, uint32_t cpu, uint64_t val) "GICv3 ICV_IGRPEN%d write cpu %x value 0x%" PRIx64
|
||||||
gicv3_icv_ctlr_read(uint32_t cpu, uint64_t val) "GICv3 ICV_CTLR read cpu %x value 0x%" PRIx64
|
gicv3_icv_ctlr_read(uint32_t cpu, uint64_t val) "GICv3 ICV_CTLR read cpu %x value 0x%" PRIx64
|
||||||
gicv3_icv_ctlr_write(uint32_t cpu, uint64_t val) "GICv3 ICV_CTLR write cpu %x value 0x%" PRIx64
|
gicv3_icv_ctlr_write(uint32_t cpu, uint64_t val) "GICv3 ICV_CTLR write cpu %x value 0x%" PRIx64
|
||||||
|
gicv3_icv_rpr_read(uint32_t cpu, uint64_t val) "GICv3 ICV_RPR read cpu %x value 0x%" PRIx64
|
||||||
|
gicv3_icv_hppir_read(int grp, uint32_t cpu, uint64_t val) "GICv3 ICV_HPPIR%d read cpu %x value 0x%" PRIx64
|
||||||
|
gicv3_icv_dir_write(uint32_t cpu, uint64_t val) "GICv3 ICV_DIR write cpu %x value 0x%" PRIx64
|
||||||
|
|
||||||
# hw/intc/arm_gicv3_dist.c
|
# hw/intc/arm_gicv3_dist.c
|
||||||
gicv3_dist_read(uint64_t offset, uint64_t data, unsigned size, bool secure) "GICv3 distributor read: offset 0x%" PRIx64 " data 0x%" PRIx64 " size %u secure %d"
|
gicv3_dist_read(uint64_t offset, uint64_t data, unsigned size, bool secure) "GICv3 distributor read: offset 0x%" PRIx64 " data 0x%" PRIx64 " size %u secure %d"
|
||||||
|
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