target/loongarch: Add floating point load/store instruction translation
This includes: - FLD.{S/D}, FST.{S/D} - FLDX.{S/D}, FSTX.{S/D} - FLD{GT/LE}.{S/D}, FST{GT/LE}.{S/D} Signed-off-by: Song Gao <gaosong@loongson.cn> Signed-off-by: Xiaojuan Yang <yangxiaojuan@loongson.cn> Reviewed-by: Richard Henderson <richard.henderson@linaro.org> Message-Id: <20220606124333.2060567-15-yangxiaojuan@loongson.cn> Signed-off-by: Richard Henderson <richard.henderson@linaro.org>
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b7dabd5624
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e616bdfd01
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@ -0,0 +1,153 @@
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/* SPDX-License-Identifier: GPL-2.0-or-later */
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/*
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* Copyright (c) 2021 Loongson Technology Corporation Limited
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static void maybe_nanbox_load(TCGv freg, MemOp mop)
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{
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if ((mop & MO_SIZE) == MO_32) {
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gen_nanbox_s(freg, freg);
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}
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}
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static bool gen_fload_i(DisasContext *ctx, arg_fr_i *a, MemOp mop)
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{
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TCGv addr = gpr_src(ctx, a->rj, EXT_NONE);
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TCGv temp = NULL;
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if (a->imm) {
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temp = tcg_temp_new();
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tcg_gen_addi_tl(temp, addr, a->imm);
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addr = temp;
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}
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tcg_gen_qemu_ld_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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maybe_nanbox_load(cpu_fpr[a->fd], mop);
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if (temp) {
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tcg_temp_free(temp);
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}
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return true;
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}
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static bool gen_fstore_i(DisasContext *ctx, arg_fr_i *a, MemOp mop)
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{
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TCGv addr = gpr_src(ctx, a->rj, EXT_NONE);
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||||||
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TCGv temp = NULL;
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if (a->imm) {
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temp = tcg_temp_new();
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tcg_gen_addi_tl(temp, addr, a->imm);
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addr = temp;
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}
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tcg_gen_qemu_st_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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if (temp) {
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tcg_temp_free(temp);
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}
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return true;
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}
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static bool gen_floadx(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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TCGv addr = tcg_temp_new();
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||||||
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tcg_gen_add_tl(addr, src1, src2);
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tcg_gen_qemu_ld_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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maybe_nanbox_load(cpu_fpr[a->fd], mop);
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tcg_temp_free(addr);
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return true;
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}
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static bool gen_fstorex(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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||||||
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TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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||||||
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TCGv addr = tcg_temp_new();
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||||||
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tcg_gen_add_tl(addr, src1, src2);
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tcg_gen_qemu_st_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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||||||
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tcg_temp_free(addr);
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return true;
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|
}
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static bool gen_fload_gt(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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||||||
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TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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TCGv addr = tcg_temp_new();
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||||||
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gen_helper_asrtgt_d(cpu_env, src1, src2);
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|
tcg_gen_add_tl(addr, src1, src2);
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tcg_gen_qemu_ld_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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maybe_nanbox_load(cpu_fpr[a->fd], mop);
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tcg_temp_free(addr);
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return true;
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|
}
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static bool gen_fstore_gt(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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||||||
|
TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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||||||
|
TCGv addr = tcg_temp_new();
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||||||
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||||||
|
gen_helper_asrtgt_d(cpu_env, src1, src2);
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|
tcg_gen_add_tl(addr, src1, src2);
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||||||
|
tcg_gen_qemu_st_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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||||||
|
tcg_temp_free(addr);
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||||||
|
return true;
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|
}
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static bool gen_fload_le(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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||||||
|
TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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|
TCGv addr = tcg_temp_new();
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|
gen_helper_asrtle_d(cpu_env, src1, src2);
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|
tcg_gen_add_tl(addr, src1, src2);
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|
tcg_gen_qemu_ld_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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|
maybe_nanbox_load(cpu_fpr[a->fd], mop);
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|
tcg_temp_free(addr);
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|
return true;
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|
}
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static bool gen_fstore_le(DisasContext *ctx, arg_frr *a, MemOp mop)
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{
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TCGv src1 = gpr_src(ctx, a->rj, EXT_NONE);
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|
TCGv src2 = gpr_src(ctx, a->rk, EXT_NONE);
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|
TCGv addr = tcg_temp_new();
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|
gen_helper_asrtle_d(cpu_env, src1, src2);
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||||||
|
tcg_gen_add_tl(addr, src1, src2);
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|
tcg_gen_qemu_st_tl(cpu_fpr[a->fd], addr, ctx->mem_idx, mop);
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|
tcg_temp_free(addr);
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|
return true;
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|
}
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TRANS(fld_s, gen_fload_i, MO_TEUL)
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TRANS(fst_s, gen_fstore_i, MO_TEUL)
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TRANS(fld_d, gen_fload_i, MO_TEUQ)
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|
TRANS(fst_d, gen_fstore_i, MO_TEUQ)
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|
TRANS(fldx_s, gen_floadx, MO_TEUL)
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TRANS(fldx_d, gen_floadx, MO_TEUQ)
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TRANS(fstx_s, gen_fstorex, MO_TEUL)
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|
TRANS(fstx_d, gen_fstorex, MO_TEUQ)
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|
TRANS(fldgt_s, gen_fload_gt, MO_TEUL)
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|
TRANS(fldgt_d, gen_fload_gt, MO_TEUQ)
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|
TRANS(fldle_s, gen_fload_le, MO_TEUL)
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|
TRANS(fldle_d, gen_fload_le, MO_TEUQ)
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|
TRANS(fstgt_s, gen_fstore_gt, MO_TEUL)
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|
TRANS(fstgt_d, gen_fstore_gt, MO_TEUQ)
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TRANS(fstle_s, gen_fstore_le, MO_TEUL)
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TRANS(fstle_d, gen_fstore_le, MO_TEUQ)
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@ -36,6 +36,8 @@
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&fc fd cj
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&fc fd cj
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&cr cd rj
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&cr cd rj
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&rc rd cj
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&rc rd cj
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&frr fd rj rk
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&fr_i fd rj imm
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#
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#
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# Formats
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# Formats
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@ -70,6 +72,8 @@
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@fc .... ........ ..... ..... .. cj:3 fd:5 &fc
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@fc .... ........ ..... ..... .. cj:3 fd:5 &fc
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@cr .... ........ ..... ..... rj:5 .. cd:3 &cr
|
@cr .... ........ ..... ..... rj:5 .. cd:3 &cr
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||||||
@rc .... ........ ..... ..... .. cj:3 rd:5 &rc
|
@rc .... ........ ..... ..... .. cj:3 rd:5 &rc
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@frr .... ........ ..... rk:5 rj:5 fd:5 &frr
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@fr_i12 .... ...... imm:s12 rj:5 fd:5 &fr_i
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#
|
#
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# Fixed point arithmetic operation instruction
|
# Fixed point arithmetic operation instruction
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@ -385,3 +389,23 @@ movfr2cf 0000 00010001 01001 10100 ..... 00 ... @cf
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||||||
movcf2fr 0000 00010001 01001 10101 00 ... ..... @fc
|
movcf2fr 0000 00010001 01001 10101 00 ... ..... @fc
|
||||||
movgr2cf 0000 00010001 01001 10110 ..... 00 ... @cr
|
movgr2cf 0000 00010001 01001 10110 ..... 00 ... @cr
|
||||||
movcf2gr 0000 00010001 01001 10111 00 ... ..... @rc
|
movcf2gr 0000 00010001 01001 10111 00 ... ..... @rc
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#
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# Floating point load/store instruction
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#
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fld_s 0010 101100 ............ ..... ..... @fr_i12
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fst_s 0010 101101 ............ ..... ..... @fr_i12
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||||||
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fld_d 0010 101110 ............ ..... ..... @fr_i12
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|
fst_d 0010 101111 ............ ..... ..... @fr_i12
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fldx_s 0011 10000011 00000 ..... ..... ..... @frr
|
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|
fldx_d 0011 10000011 01000 ..... ..... ..... @frr
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fstx_s 0011 10000011 10000 ..... ..... ..... @frr
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|
fstx_d 0011 10000011 11000 ..... ..... ..... @frr
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|
fldgt_s 0011 10000111 01000 ..... ..... ..... @frr
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fldgt_d 0011 10000111 01001 ..... ..... ..... @frr
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|
fldle_s 0011 10000111 01010 ..... ..... ..... @frr
|
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|
fldle_d 0011 10000111 01011 ..... ..... ..... @frr
|
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|
fstgt_s 0011 10000111 01100 ..... ..... ..... @frr
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|
fstgt_d 0011 10000111 01101 ..... ..... ..... @frr
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|
fstle_s 0011 10000111 01110 ..... ..... ..... @frr
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fstle_d 0011 10000111 01111 ..... ..... ..... @frr
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@ -170,6 +170,7 @@ static void gen_set_gpr(int reg_num, TCGv t, DisasExtend dst_ext)
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#include "insn_trans/trans_fcmp.c.inc"
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#include "insn_trans/trans_fcmp.c.inc"
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#include "insn_trans/trans_fcnv.c.inc"
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#include "insn_trans/trans_fcnv.c.inc"
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#include "insn_trans/trans_fmov.c.inc"
|
#include "insn_trans/trans_fmov.c.inc"
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#include "insn_trans/trans_fmemory.c.inc"
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static void loongarch_tr_translate_insn(DisasContextBase *dcbase, CPUState *cs)
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static void loongarch_tr_translate_insn(DisasContextBase *dcbase, CPUState *cs)
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